До чипов меньше 1 нм ещё почти десятилетие: что показала новая дорожная карта IMEC
IMEC ожидает появление техпроцессов меньше 1 нм не раньше 2034 года
© A. Krivonosov
Исследовательский центр IMEC представил обновлённую дорожную карту развития логических чипов на период от нынешнего десятилетия до 2040-х годов. Из неё следует: техпроцессы класса меньше 1 нм появятся не раньше 2034 года, а дальнейшее уменьшение транзисторов будет всё сильнее зависеть не только от литографии, но и от архитектуры, материалов, упаковки и питания микросхем. Эксперты портала PEPELAC.NEWS отмечают, что указанные годы в такой дорожной карте относятся к ориентирам завершения разработки технологий, а не к датам выхода готовых коммерческих продуктов.
Нанослойные транзисторы удержат индустрию в ближайшие годы
Ближайший этап развития связан с Gate-All-Around, или GAA-транзисторами. В этой архитектуре затвор охватывает канал со всех сторон, что помогает лучше контролировать ток в условиях дальнейшего уменьшения размеров элементов. IMEC отмечает, что именно переход от планарных MOSFET к FinFET, а затем к GAA nanosheet стал ответом отрасли на короткоканальные эффекты и рост утечек при масштабировании.
Первым крупным узлом этого этапа станет 2-нм техпроцесс N2. После него дорожная карта предусматривает переход к узлам ангстремного класса, включая A14 и A10. По данным IMEC, эпоха nanosheet может продлиться от 2 нм до A10, после чего отрасль должна перейти к CFET-архитектурам.
Ангстремная эра начнётся с CFET
Переход к суб-1-нм техпроцессам IMEC связывает примерно с 2034 годом. Ключевой технологией этого этапа станут CFET-транзисторы — Complementary FET. В такой структуре n- и pMOS-транзисторы размещаются вертикально друг над другом, что позволяет уменьшить площадь стандартной ячейки и повысить плотность логики.
Первым таким узлом в дорожной карте называется A7, или 0,7 нм. Затем ожидаются A5 примерно к 2036 году и A3 к 2040 году. При этом сама CFET-архитектура остаётся сложным шагом для производства: IMEC указывает на необходимость специальных модулей, включая изоляцию между верхним и нижним затворами, а также на важность оптимизации паразитных ёмкостей, силовых шин и ориентации каналов для дальнейшего масштабирования.
После кремния: ставка на 2D FET
В 2040-х годах развитие может перейти к 2D FET-транзисторам на новых материалах. По прогнозу, около 2043 года они могут лечь в основу узла A2, соответствующего 0,2 нм, а к 2046 году возможны технологии уровня меньше 0,2 нм. Эти сроки остаются исследовательскими и могут меняться по мере развития технологий.
IMEC рассматривает 2D-материалы как способ продлить масштабирование после CFET. Речь идёт о сверхтонких проводящих каналах: среди примеров в материалах IMEC упоминаются соединения вроде дисульфида вольфрама WS2 и молибденовых материалов. При этом до промышленного внедрения остаются серьёзные задачи — от формирования низкоомных контактов до интеграции таких материалов на 300-мм пластинах и снижения разброса характеристик устройств.
Одних транзисторов уже недостаточно
Главный вывод дорожной карты IMEC в том, что дальнейший прогресс нельзя обеспечить только уменьшением транзисторов. Масштабирование всё больше превращается в комплексную задачу: нужны 2,5D- и 3D-упаковка, чиплеты, новые материалы межсоединений, интегрированные регуляторы напряжения, обратная подача питания и более эффективные схемы энергоснабжения.
IMEC отдельно подчёркивает роль 3D-интеграции, потому что классическая связка процессора и памяти всё чаще упирается в ограничение пропускной способности. Один из подходов — перенос памяти ближе к логике, включая 3D SoC-интеграцию. Для питания также рассматривается подвод энергии с обратной стороны пластины: это должно разгрузить сигнальные слои, снизить сопротивление и помочь дальнейшему уменьшению стандартных ячеек.
Почему это важно для ИИ и HPC
Для ИИ-ускорителей, HPC-систем и будущих процессоров важна не только плотность транзисторов, но и способность быстро передавать данные, удерживать энергопотребление под контролем и отводить тепло. Поэтому новая дорожная карта фактически показывает более сложную версию закона Мура: он не исчезает, но теперь поддерживается не одним уменьшением норм техпроцесса, а сочетанием архитектурных, материаловедческих и системных решений.